Snabbare konstruktion och bättre stöd för tätt packade kort med snabba signaler är de viktigaste nyheterna i de senaste Allegro-och Orcadversionerna, i en release kallad SPB 16.2.

De kortare konstruktionstiderna uppnås genom så kallad kravdriven metodik - constraint-driven design flow. Verktyget tar in data från kravspecifikationen och larmar så fort någon del i denna inte uppfylls. Som hjälp finns bland annat ett förbättrat signalintegritetsverktyget för höghastighetsbussar som PCI Express, SATA II och SAS II, så att exempelvis bitfelssimuleringar blir lättare att genomföra med högre precision. Även stödet för rf-kretsar har förbättrats, med ökad automatisering av rf-schemaelementen och tätare koppling till Agilents rf-miljö RDS.

Precis som tidigare kan ett kretskort delas upp i logiska delar så att flera konstruktörer kan arbeta parallellt. En nyhet är dock att gränserna mellan dessa delar kan göras mjuka, så att de kan ändras under konstruktionsarbetets gång.

Högdensitetskontakter, HDI (High Density Interconnect) förekommer på allt fler kretskort, och stöd för dessa finns i den nya versionen, liksom bättre stöd och konstruktionsregler för mikrovior och andra viaövergångar.

Ytterligare en förbättring är att gränssnittet mot de stora FPGA-leverantörernas verktyg förbättrats, så det blir lättare att välja rätt FPGA för en given konstruktion och att göra korrekt konfiguration av FPGA:ns benfördelning på kretskortet.

Den nya releasen ska finnas tillgänglig under fjärde kvartalet, men kommer att demonstreras på såväl Cadence webbplats som på dess interna konferenser under hösten. Gateline är svensk distributör för verktygen.