När taiwanesiska Andes nu växlar upp från 16 och 32 bitar till 64 bitar gör man det genom att helt enkelt addera 64-bitarsinstruktioner från den öppna cpu-arkitekturen RISC-V till sin egen instruktionsuppsättning.
64-bitarsarkitekturen Andestar V5 består av Andestar V3 utökad med RISC-V. Andes beskriver den som ”RISC-V compliant”
Den första Andestar V5-kärnan heter NX25 och ska kunna köras i minst 1 GHz. Den har en area på 67 000 grindar och ska kunna dra så lite som 17 µW/MHz tillverkad i 28 nm hos TSMC.
Med 64-bitarsstödet hoppas Andes komma in i utrustning som datalager, stora datanät, artificiell intelligens i allmänhet och deep learning i synnerhet.
AndeStar V5 finns färdig nu för utvärdering.
Andescore NX25 släpps under tredje kvartalet med stöd från utvecklingsmiljön Andesight. Det kommer också att finnas ett utvecklingskort kallat ADP-XC7 FPGA.
Andes levererar cpu:er för diverse oglamorösa småjobb i systemkretsar. Arkitekturen har tolv år på nacken och Andestar-cpu:er finns idag i två miljarder systemkretar.