Språket System Verilog ökar i popularitet, i synnerhet för verifiering. Konkurrentspråket System C når däremot inte upp till förväntningarna. Det är några av resultaten från en undersökning publicerad av krönikören och analytikern John Cooley.
John Cooley, som en gång drog igång en e-postbaserad diskussionsgrupp för Synopsysanvändare har gjort sig känd i EDA- och konstruktörskretsar som en frispråkig kommentator och kolumnist. I mars ställde han 12 frågor till de 25 000 medlemmarna i diskussionsgruppen, och nu har han publicerat svaren från 818 av dem på sin sajt, www.deepchip.com. Svaren kan jämföras med motsvarande enkät gjord för två år sedan.Av svaren framgår att konstruktörerna i allt högre utsträckning flyr specialspråk och istället väljer att arbeta med Verilog och VHDL. VHDL används mest i Europa och av företag som levererar till det amerikanska försvaret, medan Verilog dominerar i övriga projekt.
När det gäller de nyare språken System Verilog och System C är det förstnämnda på väg mot framgång medan det andra verkar ha bromsat in. I enkäten 2005 frågade Cooley om de svarande räknade med att använda dessa inom ett halvår. Svaret blev då 42 procent för System C och 19 procent för System Verilog. När han nu frågade om språken verkligen användes blev svaren 23 procent för System C och 35 procent för System Verilog.
Tydligt är också att språken används för olika saker. Högnivåmodellering är den populäraste tillämpningen för System C, medan System Verilog mest används för verifiering. Här har, enligt undersökningen, System Verilog tagit marknadsandelar från språk som PSL, Vera och Verplex OVL.
På System C-sidan framträder Cadence som största leverantör, medan Synopsys dominerar inom System Verilog.