Konstruktionsspråket System Verilog har under de senaste åren rönt tämligen stor uppskattning, i synnerhet för verifiering. Men trots standardiseringsansträngningar har verktyg från olika leverantörer inte alltid fungerat tillsammans, vilket gjort att många potentiella användare tvekat om språkets värde.

Nu gör EDA-bolagen Cadence och Mentor gemensam sak och lovar att anpassa sina verktyg till en gemensam metodik baserad på System Verilogstandarden IEEE 1800-2005. Målet kallas OVM, Open Verification Methodology, som enligt löftet från de inblandade bolagen ska vara oberoende av verktyg, med full interoperabilitet. I praktiken ska konstruktioner och verifikations-IP som utvecklats med ett verktyg också kunna köras på andra verktyg från andra tillverkare.

Källkoden till OVM kommer att vara öppen - vem som helst kan få en gratis licens. Förhoppningen är att fler EDA-leverantörer ska använda metodiken, plus att användare och IP-leverantörer ska bidra till System Verilog-ekosystemet. IP-leverantören Denali och utbildningsföretaget Doulos har redan gett sina muntliga stöd.

En första version av OVM ska levereras till ett begränsat antal användare under tredje kvartalet. Den kompletta lanseringen, inklusive bibliotek som stöder metodiken, ska finnas för leverans före nyår.