Ska man vara säker på att en konstruktion fungerar så duger det inte med en ensam verifieringsmetod. Tvärtom - simulering, automatiskt alstrade testbänkar, täckningsstyrd verifiering och formella metoder måste komplettera varandra om antalet buggar verkligen ska minimeras.

Problemet är att allt detta inte rymts inom samma verktyg. Åtminstone inte enligt Mentor Graphics som säger sig lösa problemet med lanseringen av totalverifieringsverktyget Questa.

- Inte förrän nu har det funnits bra, stabila, allmänt accepterade standarder. Nu när de finns så kommer också verktyg, säger John Lenyo på Mentor.

Questa kommer i två varianter, en som stöder såväl klassisk Verilog som System Verilog en som därtill stöder VHDL, det formella språket PSL och System C för automatisk testbänksgenerering. Beräkningarna görs i en enda kärna som klarar såväl simulering, randvillkorslösning (constraint solving), egenskaper (assertions) och funktionell täckning.

Adam Edström