I vår klubbas äntligen den analoga utvidgningen av konstruktionsspråket VHDL om allt går enligt planerna. IEEEs standardiseringsgrupp har enats om ett utkast. Nu kan omröstningarna börja.

Standardiseringar är ofta segdragna processer. Arbetet med att ta fram en analog utvidgning av konstruktionsspråket VHDL är definitivt inget undantag. Men nu skall snart väntan vara över för de konstruktörer som längtar efter ett standardiserat språk för att beskriva analog- och blandsignalskonstruktioner. Redan i vår väntas IEEE klubba den nya språkstandarden 1076.1, mer känt som VHDL-AMS eller VHDL-A som språket hette tidigare.

- I mitten av 1998 lär simulatorer och hjälpmedel för avlusning för VHDL-AMS lanseras. Sedan kan arbetet verkligen börja för användarna, säger Andrew Patterson, teknisk direktör på verktygsleverantören Analogy.

Analogy är ett av de företag som utlovat verktygsstöd så snart språket har spikats. Mentor Graphics är ett annat exempel. Men simulatorerna i sig är inte allt.

En förutsättning för simulering är tillgången på modeller, något som definitivt lär gynnas om språket standardiseras. Modellerna kan ju då göras generella, alltså oberoende av verktyg såväl som leverantörer.



Rejält försenat


Men törs man verkligen lita på att IEEE tidsplan håller den här gången? Sluttidpunkten har ju förskjutits flera gånger tidigare. När IEEE-kommittén 1993 inledde sitt arbetet med VHDL-AMS trodde man att standarden skulle vara klar i början av 1996.

Så blev det inte. När Elektroniktidningen i mitten av 1995 intervjuade Ernst Christen, kommitténs vice ordförande, sköts tidpunkten upp till slutet av 1996. Så blev det alltså inte heller. En av svårigheterna sades då vara att den analoga utökningen inte fick påverka den ursprungliga, digitala VHDL-standarden. Men nu har standardiseringsgruppen faktiskt tagit ett rejält kliv framåt.

Kommittén godkände nyligen utkastet till en språkmanual, LRM - Language Reference Manual - som en lämplig bas för IEEEs omröstningsprocess. Men än är man inte i mål.

- Processen är komplex, menar Andrew Patterson.

- Minst 75 procent av medlemmarna måste dyka upp vid omröstningen, som görs via e-post, och av de röstande måste minst 75 procent godkänna förslaget.

Alla nej-röster måste motiveras skriftligt och därför lär den första röstningsvändan kräva smärre justeringar av språket. Sedan är det dags för en ny omröstning, vilket normalt tar två-tre månader. Först framåt mars nästa år väntas det hela vara avklarat. Men den vill nosa lite på VHDL-AMS behöver inte vänta tills IEEEs kvarnar malt färdigt. På Internetadressen http://www.ececs. uc.edu/~vasu hittar man ett syntaxanalysverktyg som tagits fram av University of Cincinnati.

Den franska verktygsleverantören Leda ger nyfikna en chans att testa företagets analysator för VHDL-AMS, som hittas på adressen http://worldserver.oleane.com /leda/download.htm.



Olika verktyg ger olika resultat


Men analogkonstruktören gör klokt i att inte skruva upp förväntningarna på den hägrande standarden allt för mycket. Arbetsflödet förändras knappast radikalt redan nästa år.

- I början kommer det finnas väldigt få allmänt tillgängliga modeller. Det blir upp till användare och simulatorleverantörer att skapa modellbibliotek, men det kommer ta tid, säger Andrew Patterson.

Och trots allt arbete som lagts ner för att skapa en standard som låter modeller flyttas fritt mellan olika simulatorer så kommer olika verktyg förmodligen ge skilda resultat.

- Men så är det redan idag när man jämför Spicebeskrivningar mellan olika Spicebaserade simulatorer. Det beror på att man implementerat numeriska algoritmer på olika sätt. VHDL-AMS-standarden tar avsiktligt inte hänsyn till detta - det är upp till verktygsleverantörer, säger Andrew Patterson.

Charlotta von Schultz



"Pulande konstruktörer visar svagt intresse"


- Visst finns det fördelar med VHDL-AMS. Man kan beskriva konstruktionen på ett enhetligt sätt och det går att jobba på olika abstraktionsnivåer.

Orden kommer från Bernt Arbegard, som numera är chef för metoder och hjälpmedel inom bredbands-CDMA på Ericsson Radio Systems.

Fram till i somras var han specialist inom analog- och blandsignalkonstruktion och arbetade själv aktivt för att ett analogt VHDL skulle bli verklighet. Idag tror han knappast att analogkonstruktörerna kommer ta till sig språket med öppna armar.

- Jag ser tyvärr inget stort intresse alls. Det här är pularnas marknad, många konstruktörer är konservativa och har väldigt liten förståelse för vinsten med språk och simulatorer. Radiofolket saknar dessutom ofta kunskaper om hur det fungerar på fysikalisk nivå.

Nu hoppas han istället att den nya konstruktörsgenerationen ska ta till sig de nya metoder och hjälpmedel som förhoppningvis växer fram kring den nya standarden.

CvS



Attribut hjälper simulatorn


Diskontinuiteter i modeller. Det är något som gett VHDL-AMS-gruppen huvudbry på sistone. För att lösa problemet har språket fått så kallade attribut. I VHDL- snutten nedan är above ett attribut till Vin.

Diskontinuiteter kan inträffa när en analog signal passerar en spänningströskel där den digitala signalen ska ändra tillstånd.

Att förutsäga den exakta tidpunkten när tröskeln passeras är knepigt för simulatorn som endast analyserar enskilda tidpunkter och därför riskerar att missa övergången.

Problemet beskrivs här med en enkel Smittrigger. Inspänningen kan när som helst passera den låga omslagströskeln Vtl eller den höga Vth.