Det går fortare att konstruera. Kretsen blir färdig på kortare tid. Det är syntesverktygens största plus jämfört med ritplankorna.

Men det kan vara svårt att anamma den nya konstruktionsmetoden.

Är du en av många FPGA-konstruktörer som ledsnat på schemaritning? Då ingår du kanske i den "andra vågens" syntesanvändare, alltså FPGA- och CPLD-konstruktörer som byter ut ritplankan mot hårdvarubeskrivande språk som Verilog och VHDL.

Orsaken är att de programmerbara logiska kretsarna nu är så pass stora att det blir ohållbart att rita scheman. Det tar alldeles för lång tid. Då är asicliknande metoder, med hårdvarubeskrivande språk plus syntes, ett betydligt vassare alternativ.

Den största fördelen är att konstruktionsarbetet går fortare - ett allt viktigare argument när projekttiderna krymper och produkterna snabbt måste ut på marknaden. Ett annat plus är att man relativt lätt kan flytta konstruktionen till en ny kretsfamilj, genom att göra en ny syntes. Och när man väl utvecklat och verifierat ett konstruktionsblock kan man återanvända det i framtida projekt, ungefär som ett bibliotekselement. I alla fall i teorin. Men om den ursprungliga koden skräddarsytts för en viss arkitektur och man sedan vill flytta blocket till en annan kretsfamilj så måste blocket ofta skrivas om.

Vissa hävdar att syntesverktygens största akilleshäl är slutresultatet. En gammal schemaritande räv, som kan sin arkitektur, slår fortfarande syntesverktygen på fingrarna både vad gäller timing och yta, brukar det heta.

- Det är en myt, hävdar Lars-Eric Lundgren på Hardi Electronics, ett Lundaföretag med VHDL-kurser och konstruktionsverktyg på repertoaren.

- Med ett bra syntesverktyg slår vi Sveriges bästa schemaritare, säger han.

- Men det gäller att använda språket på rätt sätt.



Mindre kontroll med HDL


Och steget från schema till syntes kan kännas stort. Att lära sig ett konstruktionsspråk är nämligen inte helt trivialt.

- VHDL är inte lätt, alltså, säger Nils Gateman på Dipcom, svensk distributör av CPLD- och FPGA-kretsar från Xilinx.

- För en nybörjare är det mycket lättare att göra bort sig med VHDL jämfört med schema.

Nils Gateman, som tidigare schemaritat flera konstruktioner, har precis avslutat sitt första VHDL-alster, en konstruktion på runt 3 000 grindar. Han är positiv till den nya metoden men tycker att han hade större kontroll över slutresultatet med en ritplanka. Bakgrunden som schemaritande konstruktör ser han som en fördel.

Där får han medhåll av flera VHDL-lärare. Gedigna kunskaper om maskinvarukonstruktion samt erfarenhet av högnivåspråk som C eller Pascal gör övergången till syntesvärlden lättare. Erfarenhet av enklare konstruktionsspråk som exempelvis Abel sitter inte heller fel.

Men att lära sig språket är sällan den största stötestenen. Det svåra är att förändra arbetsgången - att använda språket för konstruktion på högre abstraktionsnivå jämfört med att rita scheman. Annars sitter man kanske mest och "ritar scheman" i alla fall, kopplar ihop grindar med hjälp av högnivåspråket helt enkelt. Många nybörjare simulerar inte heller konstruktionen ordentligt. Följden blir att eventuella fel upptäcks först när kretsen är tillverkad.

Asickonstruktörerna, den första vågens VHDL och Verilogkonstruktörer, står fortfarande för lejonparten av syntesanvändandet. Men före sekelskiftet blir de omkörda av FPGA- och CPLD-kollegorna, enligt det amerikanska analysföretaget Dataquest. FPGA-kretsar med mer än 100 000 grindar finns snart på marknaden och ungefär så stora var faktiskt de största asicarna runt 1990 när syntesverktygen började anammas för dessa kretsar.

Men såväl marknadsanalytiker som verktygstillverkare menar att de schemaritande verktygen slår i taket redan någonstans mellan 8 000 och 10 000 grindar. Många verktygsleverantörer lanserar nu därför simulatorer och syntesverktyg med siktet inställt på just FPGA- och CPLD-konstruktörer.

Lågt pris samt användarvänlighet är de vanligaste lockropen. Prislappen för ett syntesverktyg brukar ligga någonstans mellan 30 000 och 90 000 kronor.



Olika knep


Tillverkarna tar till olika knep för att göra verktygen lätta att använda. Det hårdvarubeskrivande språket kan exempelvis ofta införas lite pö om pö. Syntesnovisen kan då blanda fritt mellan schema och exempelvis Verilogkod.

Innan man vant sig vid språkets syntax kan färdiga mallar, exempelvis en kodsnutt för en multiplexor, underlätta kodandet. Färgkodning, där språkets reserverade ord blir röda på skärmen, förekommer också.

Även kravhanteringen brukar vara förenklad. Konstruktören klickar då i olika rutor för att ange hur timing och yta skall optimeras, vilket är lättare jämfört med att skriva en kravfil på vanligt asicmanér.

Charlotta von Schultz