JavaScript is currently disabled.Please enable it for a better experience of Jumi. Ett gratis FPGA-block för din nästa asic – Elektroniktidningen
lördag 22 mars 2025 VECKA 12

Efter tre års slit lanseras nu Platypus, FPGA-världens motsvarighet till Risc V. Det är ett FPGA-block i form av open source och tänkt att integreras i asicar.

– Nvidia skeppar en miljard Risc V-kärnor per år, jag ser ingen anledning till att en öppen FPGA inte skulle ha samma genomslag (om fem till tio år), skriver Andreas Olofsson i ett email till Elektroniktidningen.

Andreas Olofsson är nog mest känd för sitt bolag Adapteva som utvecklade och sålde parallell-processorn Epiphany. Innan dess arbetade han på Analog Devices med att bland annat utveckla signalprocessorn Tigersharc. På senare år har han lett ett program för det amerikanska försvarsprogrammet Darpa inom AI, EDA, kapsling och superprocessorer.

År 2020 grundade han Zero Asic som kan ses som en fortsättning på Adapteva.

Han är också en stor anhängare av open source för hårdvara.

Det är hans bolag Zero Asic som ligger bakom projektet där allt är open source: FPGA-arkitekturen, bitströmsformaten och utvecklingsverktygen.

FPGA:er är kända för att tillverkas under väldigt många år men trots det finns det inom bland annat militären, sjukvårdsområdet och industrin produkter med ännu längre livstider och som behöver kunna repareras.

Ett exempel är stridsflygplanet F-35 som började utvecklas redan 1997 och kom i produktion först 2021. Under tidsperioden lanserades sex generation av FPGA:er.

Enligt uppskattningar tvingas det amerikanska försvaret designa om system för 50 till 70 miljarder dollar per år på grund av att någon komponent inte längre går att få tag på. Dessutom uppskattas 15 procent av alla komponenter som köps in för reparationer av försvarsprodukter vara falska.

För att lösa problemet för FPGA:er specifikt har det under årens lopp gjorts ett antal försök att få fram en arkitektur som är open source utan att någon lyckats.

Förrän nu när Platypus presenterades på en konferens arrangerad av den amerikanska staten.

Zero Asic har tagit fram en första implementation i Globalfoundries 12 nm-process. Det är ett FPGA-block med 2048 uppslagstabeller men utan DSP-block.

Fler storlekar är på gång, upp till 131 072 logikblock liksom varianter med DSP-block och Block-RAM.

 

Prenumerera på Elektroniktidningens nyhetsbrev eller på vårt magasin.


MER LÄSNING:

 
Rainer Raitasuo

Rainer
Raitasuo

+46(0)734-171099 rainer@etn.se
(sälj och marknads­föring)
Per Henricsson

Per
Henricsson
+46(0)734-171303 per@etn.se
(redaktion)

Jan Tångring

Jan
Tångring
+46(0)734-171309 jan@etn.se
(redaktion)

KOMMENTARER
Kommentarer via Disqus


7 banners varav 7 har onclick.