About / Advertise
Växande svenskt intresse för kodtäckningsverktyg
Färre fel och kortare utvecklingstider. Det är vinsten med kodtäckningsverktyg, en ny verktygstyp som kontrollerar om simuleringen håller måttet.
Med en dålig testbänk missar man fel i VHDL- eller Verilogkoden. Men det upptäcker man oftast inte i första taget. I värsta fall upptäcks felen inte förrän kretsen redan är förverkligad på kisel.
Sådana situationer kan förhoppningsvis undvikas med hjälp av ett kodtäckningsverktyg. Detta hjälpmedel testar om konstruktionsbeskrivningen verkligen simulerats fullständigt före syntesen.
Den största fördelen är naturligtvis att man hittar fler fel tidigt i konstruktionsarbetet. En annan poäng är att det blir lättare att veta när man nått tillräckligt god kodtäckning.
Teststimulit överarbetas annars ofta i dagens projekt - för säkerhets skull. Att skapa testbänken kan faktiskt ta lika lång tid som att skriva själva kretsbeskrivningen.
Idéer från programutveckling
Idéerna bakom dessa hjälpmedel har använts i flera år för programvaruutveckling. Men det är först nyligen som kodtäckningsverktygen gjort entré inom elektronikkonstruktion.
Ett intressant företag i genren är brittiska Veda som varit mycket framgångsrikt, framför allt i USA, med kodtäckningsverktyget VHDL-Cover, lanserat i fjol. På sistone har verktyget också fått fotfäste i Sverige.
- Svenska företag brukar snabbt ta till sig nya metoder. Men den här typen av verktyg anammade man senare än normalt, säger Jürgen Sedlacek på Vedas svenske distributör Lagercrantz Kontest.
- Men nu är intresset väldigt stort. Vi har redan sålt verktyget till flera nordiska företag.
För att få fart på intresset använde Lagercrantz ett nytt angreppssätt. Potentiella kunder, som ofta först klagade på priset på runt 100 000 kronor, fick låna verktyget gratis i en vecka. Sedan halade de fram plånboken utan prut.
- De märkte väl hur många fel de faktiskt hittade, säger Sedlacek.
Parallellt med simulator
Verktyget, som körs parallellt med valfri VHDL-simulator, analyserar hur stor del av konstruktionsbeskrivningen som berörs vid simuleringen. VHDL-Cover kontrollerar exempelvis alla hoppinstruktioner, villkorssatser, variabler samt påståenden - statements.
Konstruktören får sedan reda på kodtäckningen i procent samt vilka delar av konstruktionen som har sämst täckning. Verktyget pekar även ut de kodrader som inte testats.
Användaren får dessutom reda på om vissa delar av koden simuleras onödigt mycket. Den totala simuleringstiden kan då minskas om man tar bort överflödigt stimuli.
Ett annat plus är att verktyget avslöjar om VHDL-koden innehåller redundanta delar, som skulle leda till onödig hårdvara. Verktyget kan också peka ut flaskhalsar i koden där en omkonstruktion skulle kunna göra kretsen snabbare.
I somras, på DAC, Design Automation Conference, började Veda även sälja ett Verilogalternativ som döpts till Verisure.
Konkurrenten Design Acceleration presenterade i samma veva Coverscan, som också är ett Unixbaserat kodtäckningsverktyg för Verilog. Företaget samarbetar nu med Fintronic för att utveckla en kodtäckningsvariant för Windows NT kallad Coverstation.
Charlotta von Schultz
