Snabbare verifiering med rappare kod

Verifieringsspråk plus verktyg som automatiskt genererar testbänkar. Det kan vara receptet för att snabba upp verifieringen av avancerade kretsar.

Verifiering är kretskonstruktörens största flaskhals, och upp till 80 procent av den totala projekttiden kan gå åt till just verifiering. Det traditionella botemedlet - snabbare simuleringsmotor på en kraftfullare dator - räcker dessvärre inte riktigt till för att trimma verifieringen av kretsar som rymmer hela system.

Då kan ett verktyg som automatiserar testbänksgenereringen vara en lösning. Två sådana verktyg är Specman från Verisity och Vera från Synopsys. Båda bygger på varsitt högnivåspråk som är specialanpassat för just verifiering och som lyfter verifieringen till en högre abstraktionsnivå än Verilog och VHDL.

- Vi erbjuder en ny metod snarare än ett nytt språk, säger Ronny Strömberg på ISS som är Verisitys svenska representant.

Metoden kallas spec-baserad verifiering. Konstruktören skapar en exekverbar version av konstruktionens specifikation och gränssnitt med hjälp av språket e. Detta sägs gå relativt geschwint eftersom ett dussin kodrader i VHDL endast motsvarar två rader i e. Sedan får Specman exekvera parallellt med valfri simulator. Men tidsbesparingen är inte den enda fördelen.

- Man hittar även corner cases, händelser som är beroende av varandra. Sådana fel skulle man aldrig upptäcka med vanlig simulering, säger Ronny Strömberg.

Klarar knepiga protokoll

Språket e påminner om C och VHDL, och det gör även språket Vera HVL (Hardware Verification Language) från konkurrenten Synopsys. Liksom Verisitys miljö sägs Veramiljön kunna beskriva komplicerade protokoll och dataobjekt, funktionellt verifiera Verilog- och VHDL-konstruktioner samt minska verifieringstiden drastiskt.

Synopsys strävar nu mot att Vera ska få standardstatus. - En standadiserat språk för verifiering behövs. Hårdvarubeskrivande språk saknar abstraktionsnivåer för att beskriva komplicerad funktionell verifiering, medan C och C++ saknar kunskap om hårdvara, säger Swami Venkat på Synopsys.

Därför presenterade företaget nyligen ett initiativ för att stärka Vera. Tillsammans med kunder som AMD, Arm, Cisco, Compaq, Hewlett-Packard och Sun ska man vidareutveckla Vera och styra språket mot en standardisering. För att ytterligare sprida Vera erbjuder Synopsys även gränssnittet Vera API gratis så att andra verktygsleverantörer ska kunna utveckla simulatorer, emulatorer och kodtäckningsverktyg som kan integreras med Vera.

Synopsys standardiseringsinitiativ får dock mothugg från Verisity. - De bästa standarder är de som redan är de facto standarder. Synopsys Vera är långt ifrån en de-facto standard, säger Francine Ferguson som ansvarar för marknadsföring på Verisity.

Hon menar emellertid att det egna språket e är på god väg att bli just en de- facto standard. De senaste analyssiffrorna har några år på nacken, men 1997 presenterade Dataquest siffror som visar att Verisity hade hela 84 procent av marknaden.

Vera och Synopsys är dock inte de enda spelarna på marknaden för testbänksgenerering. Även Chronology har utvecklat ett eget språk för att skapa testbänkar. Språket som heter Rave (Reuse architecture for verification) låter användaren koppla ihop C, C++, VHDL-, Verilog- och Perlkod i en testbänk. Företaget erbjuder även en tillhörande verktygssvit vid namn Quickbench.

Surefire är ett annat företag som valt ett annorlunda angreppssätt. Företagets produkt för att generera testbänkar heter Suresolve. Det bygger på Verilog och sägs automatiskt kunna generera tester som annars skulle skapas manuellt.

Charlotta von Schultz