Traditionella hjälpmedel och arbetsflöden håller inte måttet när kretsarnas geometrier krymper under 0,35 μm-strecket. Konstruktionsplanering, statisk timinganalys och formell verifiering är några exempel på nischverktyg som kan få stor betydelse om några år.

Jättekretsar med pyttegeometrier kräver nya verktyg och metoder. Den saken är klar. Men det råder delade meningar om vilka metoder som verkligen kommer att få genomslag.

På mässor och konferenser i konstruktionsbranschen kan man ibland få intrycket att färdiga byggblock - eller IP-block som de ofta kallas - är frälsningen, men dessa löser naturligtvis inte alla problem. Den som vill konstruera framtidens asicar gör därför klokt i att sätta sig in i de nya verktygssorter som dyker upp på marknaden.

En intressant nisch är verktygen som erbjuder konstruktionsplanering, eller design planning på asicjargong. Sådana hjälpmedel utgår från en tidig konstruktionsbeskrivning och skapar en virtuell prototyp genom att göra ytplanering - floor plan - och genom att uppskatta timing, yta, effekt och i bästa fall också signalintegritet. Tanken är att man på så vis skall kunna analysera kretsens fysiska beteende på ett tidigt stadium och därmed förbättra oddsen för ett lyckat kisel.

Här ligger verktygsleverantören Compass i framkant. Företaget, som härom veckan köptes upp av Avant, erbjuder sedan augusti hjälpmedlet Design VP, ett verktyg som lanserades som marknadens första virtuella prototypverktyg på registernivå.



Snabbsyntes och ytplanering


Nykomlingen läser in syntetiserbar VHDL- eller Verilogkod på registernivå och gör därefter en snabbsyntes plus ytplanering. Utdata är grindantal och fördröjningstider för de olika konstruktionsblocken samt styrfiler till syntesverktyget. Konstruktören kan dessutom undersöka hur olika arkitekturer och asicprocesser påverkar prestandan. Senare i höst kommer en version som även siar om effektförbrukningen. En användbar finess är funktionen Timeslice, som automatisk budgeterar timingen över hierarkiska block. Klockcykeln delas alltså upp så att varje block får sin beskärda del - ju större logikdjup desto fler nanosekunder är principen.

Vid tiden för Avants köp av Compass låg Avant i slutfasen av utvecklingen av Planet-RTL, ett verktyg för just ytplanering av registernivåkod. Mycket pekar nu på att Planet-RTL ersätts av Design-VP i företagets verktygsarsenal.

Även konkurrenten Cadence har kommit långt med sitt bidrag i genren, Top-Down Design Planner som skall lanseras under hösten. Det ryktas att Synopsys också filar på ett liknande verktyg.



Kinkig timing


Ett annat problem som blir allt kinkigare rör timingverifiering av riktigt stora kretsar. Dagens grindnivåsimuleringar med testvektorer tar evigheter och många menar att statiska timinganalysatorer är ett bättre alternativ. Statiska timinganalysatorer, som Viewlogics Motive och Synopsys Primetime, beräknar då fördröjningen i varje signalväg i konstruktionen. Snabbt går det och man slipper skapa teststimuli.

Konstruktören får därmed ett nytt arbetsflöde med funktionell simulering på registernivå, syntes av registernivåbeskrivningen till grindnivå och slutligen statisk analys för att verifiera timingen. Grindnivåsimulering kan man i princip hoppa över helt.

Haken är att asickonstruktörer sällan litar blint på att syntesverktyget är buggfritt. Helst vill man nog simulera lite på grindnivå i alla fall. Ett annat alternativ är att testa ytterligare en verktygssort som spås ingå i framtida standardflöden - verktygen för formell verifiering. Sådana kan kontrollera att grindnivåbeskrivningen har samma funktion som registernivåvarianten.



Tidig sign-off, eller sen


En annan framväxande trend i asicbranchen rör sign-off, alltså när kretsen godkänns för tillverkning. I dagsläget görs detta nästan alltid på grindnivån - efter syntes men före layout. Men nu händer det allt oftare att tidpunkten flyttas - framför allt till registernivån för att spara tid, men även till fysisk nivå för att klara extrema prestandakrav i riktigt avancerade processer.

Fördelen med att släppa ifrån sig kretsen på registernivån är som sagt att man sparar konstruktionstid, man slipper ju göra syntesen. De som är skeptiska mot metoden hissar dock en varningsflagga: En oerfaren konstruktör som lämnar koden före syntes lär sig inte hur syntesverktyget verkligen fungerar. Och då lär man sig heller inte att skriva optimal registernivåkod. Koden måste ju verkligen vara anpassad till syntesverktyget om man skall ha en chans att uppfylla kraven på exempelvis timing. Enbart funktionellt korrekt kod duger inte. Men för kretsar med ganska snälla krav på timing, effekt och yta kan sign-off på registernivå ändå vara intressant och vissa asicleverantörer stöder numera metoden.

Ett exempel är LSI Logic som har erbjudit sign-off på registernivå i två år. Nu noterar man ett växande intresse från kunderna.



Samarbete


- Hittills i år har vi gjort sign-off på registernivå för tre kretsar, säger Erik Björk som är försäljningsansvarig på LSI Logics svenska kontor.

- Det var relativt små kretsar på mellan 20 000 och 70 000 grindar i 0,5 μm- och 0,35 μm-processer. Timingkraven var inte heller extrema, kretsarna skulle gå i 40-50 MHz.

Han poängterar att ett intimt samarbete med kunden är en förutsättning för ett lyckat resultat.

- Vi har lagt mycket krut på flödet. Först går vi igenom kundens RTL-kod med ett speciellt verktyg. På så vis kan vi tidigt hitta problemområden som vi löser tillsammans med kunden.

Noteras bör att merparten av kunderna fortfarande släpper ifrån sig sina alster på grindnivå.

Charlotta von Schultz