About / Advertise
Syntesjätten Synopsys sätter käppar i hjulet för standardiseringsgruppen för de hårdvarubeskrivande språken Verilog och VHDL.
Redan i somras presenterade företaget ett patent på syntesområdet och skyddar därefter hårdnackat detta patentet från alla tänkbara intrång - även från standardiseringsgruppen. Och i december var det dags igen. Den här gången patenterade Synopsys en metod för att generera logiknätverk utifrån en hårdvaruoberoende beskrivning. Dessutom tillkännagav företaget att man helt drar dig ur standardiseringsarbetet.
Standardiseringsgrupperna, OVI - Open Verilog International - plus VI - VHDL International, hamnar därmed i en knepig sits. Det gäller ju att den slutliga standarden inte gör patentintrång.
Arbetsgruppernas mål är att kunna erbjuda en standard för en syntetiserbar delmängd på registernivå. Detta skulle exempelvis ge bättre kopplingar mellan syntes- och verifieringsverktyg - något som står högt på många konstruktörers önskelista.
Även VSI
Industrialliansen VSI - Virtual Socket Interface - brottas med liknande problem i sina standardiseringsförsök, enligt vad den amerikanska tidningen EETimes erfar. VSI försöker snickra ihop standarder för att färdiga byggblock, eller IP- block som de ofta kallas, skall kunna blandas fritt på en asic. Alliansen här därför bett de 78 medlemmarna att avstå från att hävda alla patenträttigheter som rör gränssnitt och dataformat. Men flera stora spelare i branschen sätter sig på tvären. NEC tvärvägrar och Hewlett-Packard, Texas Instruments samt Synopsys lär vara rejält tveksamma. VSI tror att standardiseringsmålen trots allt skall kunna nås, även om de nu ser ut att bli försenade.
Charlotta von Schultz
