God prestanda, olika minnestyper och gränssnitt ska göra Xilinx Virtexfamilj till system-på-kisel.
- Vår nya familj utvidgar gränserna för vad som är möjligt med en FPGA, säger Mustafa Veziroglu på Xilinx.
Kretsarna han talar om heter Virtex, en familj programmerbara logiska kretsar som erbjuder en miljon systemgrindar redan idag. Begrepp som system-på-kisel, systemnivåfunktioner och systemnivåintegrering duggar tätt i företagets presentationsmaterial. Det beror på att Xilinx menar att Virtex erbjuder så mycket mer än "bara" rekordmånga grindar integrerade i en enda krets.
- Den stora nyheten är timingen, minneshierarkin, systemgränssnitten och möjligheten att integrera färdiga kärnor, säger Mustafa Veziroglu.
Xilinx utlovar systemprestanda på över 160 MHz, ställtiden är 2,5 ns på alla kretsar, medan hålltiden är obefintlig. Tiden från klocksignal till värde på utgång (clock-to-out) är endast 3,5 ns, och klockförskjutningen (skew) är mindre än 500 ps över hela kretsen. En förklaring till den goda timingen är de fyra DLLer (Delay Locked Loop) som finns i varje krets. En DLL utför i princip samma funktion som en traditionell faslåst slinga (PLL), den tar bort klockförskjutningen. Skillnaden är att DLLens implementering är helt digital, och att den klarar frekvenser på över 200 MHz. Den kan även generera nya systemklockor.
Tre typer av minne
Tillgången till minnen av olika storlek är en annan nyckel i systemtänkandet. Virtexkretsarna innehåller distribuerat minne mätt i bytes, minneblock i storleksordningen kilobytes och snabba gränssnitt - 166 MHz - till stora externa DRAM- och SRAM-minnen.
Kretsarnas in-och-utgångar kan programmeras till att stödja en uppsjö standarder. LVTTL, GTL, PCI66 är några exempel.
Varför är då kretsarna lämpade för färdiga kärnor? En förklaring är att fördröjningarna inom en kärna är predikterbara, och kärnans interna timing påverkas alltså inte av var på kretsen den placeras.
Xilinx hoppas att kretsarna ska locka traditionella FPGA-användare såväl som asicanvändare.