JavaScript is currently disabled.Please enable it for a better experience of Jumi. Rensad kod ger snabbare simulering

Verktygsleverantören Chronologic lanserade nyligen en snabbare version av Verilogsimulatorn VCS.

Hastigheten är oftast det största problemet när man simulerar stora konstruktioner. Och hastighet är mycket riktigt slagordet när Viewlogicägda Chronologic nyligen lanserade version 3.0 av Verilogsimulatorn VCS.

Nykomlingen sägs vara dubbelt så snabb som föregångaren med versionsnummer 2.4. Företaget har hittills främst satsat på effektiv kompilering för att få snabba simuleringar. Men med VCS 3.0 har siktet istället varit inställt på Verilogspråket. Redundant kod rensas exempelvis bort.

Viewlogic har också lagt mycket krut på att få de stora kiseltillverkarna att acceptera simulatorn för så kallad sign-off-simulering, det vill säga den sista simuleringen innan kretsen godkänns för tillverkning. LSI Logic har redan givit sitt godkännande och inom kort väntas flera asicleveratörer ge klartecken.

Simulatorn, som skall finnas tillgänglig nu i mars, har även fått vassare avlusningsfunktioner jämfört med den tidigare versionen.

Charlotta von Schultz

Prenumerera på Elektroniktidningens nyhetsbrev eller på vårt magasin.


MER LÄSNING:
 
KOMMENTARER
Kommentarer via Disqus

Rainer Raitasuo

Rainer
Raitasuo

+46(0)734-171099 rainer@etn.se
(sälj och marknads­föring)
Per Henricsson

Per
Henricsson
+46(0)734-171303 per@etn.se
(redaktion)

Jan Tångring

Jan
Tångring
+46(0)734-171309 jan@etn.se
(redaktion)