Programmerbar krets med optimerat register

Kretsleverantörer Lattice lanserade nyligen en CPLD-familj där programmerbar logik, minne samt register eller räknarblock samsas i en och samma krets.

Snabbare kretsar som tar mindre yta än generell programmerbar logik, det utlovar Lattice med den nya ipsLSI6192-familjen. Förbättringarna gäller konstruktioner som passar kretsarnas speciella arkitektur med programmerbar logik, minne samt ett specialblock som bland annat kan implementera register och räknare.

Nykomlingarna skall främst finna sin plats inom datakom- och multimediatillämpningar där höga hastigheter är A och O. Men om konstruktionen avviker alltför mycket från den givna arkitekturen går det inte att utnyttja kretsens fördelar. Företaget rekommenderar då att man istället använder exempelvis 3000-serien för att inte slösa med kisel och pengar.

Snabb räknare eller timer

Det Lattice främst slår på trumman för är ett konfigurerbart specialblock på 6 000 grindar. Åtta stycken 16-bitarsfunktioner kan programmeras var för sig för att implementera läs- och skrivregister, skiftregister, räknare eller timrar. Och fort skall det gå. En timer eller räknare klarar hela 125 MHz. Man kan även skapa 128-bitars skiftregister eller 128-bitars räknare genom att kaskadkoppla funktionerna seriellt.

Kretsarna kan programmeras direkt på kortet och innehåller drygt 20 000 grindar. Den programmerbara logiken, som bygger på kärnan i Lattice ispLSI3192-familj, innehåller 192 makroceller, vilket motsvarar 8 000 grindar. Den maximala systemfrekvensen är 70 MHz.

Den nya familjen har tre medlemmar vars enda skillnad är uppbyggnaden av minnesblocket. Vill man implementera ett fifominne väljer man lämpligen ispLSI6192FF, som optimerats för just sådana minnen. Man erbjuder bland annat flaggor som signalerar när fifot är fullt eller tomt. En extra finess är de flaggor som dessutom anger om fifot är nästan fullt eller nästan tomt, något som är unikt på marknaden.

En annan version av kretsen, med slutbeteckningen SM, innehåller ett enkelports- SRAM. Tredje varianten, med tillägget DM, har ett SRAM med två portar.

Lattice Windowsbaserade konstruktionshjälpmedel PDS stöder den nya kretsfamiljen. Senare under året skall kretskonstruktören även kunna använda verktyg från exempelvis Synopsys, Viewlogic och Mentor.

De tre kretsarna finns tillgängliga som provexemplar redan nu i en 208-pinnars MQFP-kapsel. Volymproduktionen väntas komma igång under våren. Priset ligger på dryga tusenlappen per krets i kvantiteter om hundra.

Charlotta von Schultz

Ny arkitektur med minne och register

Lattice ispLSI6192-familj tillverkas i en 0,65 μm CMOS-process. Kretsarna består av 20 000 grindar som är fördelade på 8 000 grindar programmerbar logik, 6 000 grindar minne samt ett konfigurerbart registerblock på ytterligare 6 000 grindar.

Den programmerbara logiken liknar kärnan i 3000-familjen. Ett antal logikblock är placerade runt en stor kopplingsmatris, som kallas GRP - Global Routing Pool. Samtliga logik- och minnesfunktioner kopplas samman via matrisen som har en konstant signalfördröjning på 2 ns.

Dessutom finns små kopplingsmatriser, ORP - Output Routing Pools, mellan logikblocken och kretsens utgångar som gör att man kan omprogrammera kretsen utan att ändra benfördelningen - pinout.