JavaScript is currently disabled.Please enable it for a better experience of Jumi. Språkförbistring bromsar verifiering

Mängder av innovativa verktyg används aldrig i verkliga projekt

Automatisk testbänksgenerering, funktionell verifiering och formella metoder är snart nödvändiga för varje asicprojekt av någorlunda storlek. Annars riskerar verifieringens andel av konstruktionsarbetet att växa ytterligare, förbi dagens 70-75 procent. De nya metoderna kräver dock oftast helt nya verktyg, som i sin tur kräver att konstruktörerna lär sig nya språk.
- Förr sa man att de som kunde något stod för konstruktionen. De andra verifierade. Numera säger man att de som kan något gör verifieringen. De andra blir chefer.

Med den liknelsen drog Yatin Trivedi från Intrinsix ner många skratt på en välbesökt paneldebatt om verifiering under Dac.

På mässan visade hela 67 utställare produkter för ändamålet. Men kreativiteten verkar inte matchas av begeistring hos konstruktörerna. För trots nya verktyg metoder så står de klassiska simulatorerna alltjämt för den absoluta merparten av all verifiering, trots att denna situation snart blir ohållbar.

- Simulering är bara råstyrka. Vi måste bli smartare, och då gäller det att använda alla till buds stående medel, sa Clive Charlwood från Synopsys och fick unisont bifall.

- Men dagens verktyg är för svåra att få in i konstruktionsflödet på ett smärtfritt sätt. Undra på att de blir liggande på hyllan i något datarum när applikationsingenjörern gått hem, sa Vigyan Singhal från konsultföretaget Tempus Fugit.

"E is comming"

En annan anledning till trögheten är att många av de nya verktygen kräver att användaren lär sig ett nytt språk. De som lyckats bäst här är Verisity med språket E och Synopsys med sitt Vera, med Superlog som stark outsider.

I Sverige, och i synnerhet inom Ericsson, verkar Verisity ha slagit ordentligt, och inom en snar framtid kommer exempelvis KTH att anordna kurser i E. Att de dominerande hårdvaruspråken VHDL och Verilog inte räcker för dagens och morgondagens avancerade verifieringsbehov var panelen enig om.

Formella metoder kommer

När det gäller formell verifiering är marknadsbilden än mer oklar. Så kallade ekvivalenskontroller, som svarar på om en beskrivning på registernivå gör detsamma som motsvarande beskrivning på grindnivå, har visserligen blivit tämligen allmänt accepterade. Men företag med mer ambitiös syn än så på formella metoder, som Averant, Verplex, Real Intent och svenska Prover, har ännu inte fått riktigt starkt fotfäste på marknaden. även dessa företag säljer verktyg som kräver egna språk, och trots att de mangrant försäkrar att språket inte är svårt att lära sig så möter de motstånd just av detta skäl. Många efterlyser en standard.

- Men någon standard kommer inte att pressas fram förrän tillräckligt många använder verktygen. Och det kommer inte att ske förrän det finns en standard, raljerade Harry Foster från Hewlett-Packard.

De formella verktygen har också lidit av dålig kapacitet. Men idag går det att verifiera konstruktioner med uppåt en miljon grindar.

Någon slutsats om vilka språk, metoder eller verktyg som är mest lovande lyckades panelen inte producera. I stället förespråkades mer utbildning av konstruktörerna, och verktyg som bättre än idag löser deras problem. Man tycker sig ha hört det förr.


Adam Edström

Prenumerera på Elektroniktidningens nyhetsbrev eller på vårt magasin.


MER LÄSNING:
 
KOMMENTARER
Kommentarer via Disqus

Anne-Charlotte Lantz

Anne-Charlotte
Lantz

+46(0)734-171099 ac@etn.se
(sälj och marknads­föring)
Per Henricsson

Per
Henricsson
+46(0)734-171303 per@etn.se
(redaktion)

Jan Tångring

Jan
Tångring
+46(0)734-171309 jan@etn.se
(redaktion)