About / Advertise
Framsteg inom processteknik räcker inte - ska framtidens CMOS-kretsar med 65 nm och finare geometrier komma ner i strömförbrukning så krävs även förbättrade konstruktionsmetoder. Det hävdar ST Microelectronics som axlat projektledarrollen för ett EU-projekt som syftar just till att minimera strömförbrukningen i nanoelektronik.
Projektet har det något otympliga namnet Controlling Leakage Power in NanoCMOS SoCs, vilket man bestämt sig för att förkorta till "Clean". Fokus ligger, som projektnamnet indikerar, på just läckströmmar. Utvecklarna ska ta fram modeller för läckströmmar, konstruktionsverktyg och metodik för att hantera och minimera läckströmmar även för stora komplexa kretsar.
Projektet drog igång redan i november förra året men verkar ha haft lite problem att komma ur startblocken. Troligen är det otålighet från STs sida som bidragit till att man nu tagit över kommandot. Totalt deltar 14 partner, däribland Infineon och de tyska EDA-firmorna Chip Vision Design och Edacentrum. Sex universitet finns med i uppställningen och Danmarks tekniska högskola är enda nordiska representant.
