About / Advertise
Halverad effektförbrukning och 30 procent snabbare. Det är löftet från uppstartsföretaget Suvolta som utvecklat en metod som förbättrar konventionella CMOS-processer. Tillsammans med Fujitsu ska tekniken lanseras kommersiellt under första halvåret nästa år.
Företag som Intel, IBM, Globalfoundries och TSMC brukar lägga beslag på all uppmärksamhet när det gäller ny processteknik för halvledartillverkning. Därför var branschveteranerna på uppstartsföretaget Suvolta en stor överraskning för de flesta när de förra sommaren lanserade en teknik att bygga transistorer kallad DDC (Deeply Depleted Channel) (länk). Med den kan spänningen över Suvoltas Jfet (junction field effect transistor) styras mycket exakt utan att signaleringshastigheten påverkas. Därutöver består produkten Powershrink av kretsar och designmetoder optimerade för DDC.
Suvolta har det senaste året testat tekniken tillsammans med Fujitsu i en CMOS-process på 65 nm. I en presentation på konferensen IEDM I San Francisco som avslutade i går visade Suvolta att tekniken lever upp till sina löften för både analoga och digitala krestar. Bland annat ger den en 30-procentig prestandaförbättring med bibehållen effektförbrukning för digitala kretsar. Matningsspänningen låg på 1,2 V. När den sänktes till 0,9 V sjönk istället effektförbrukningen med 47 procent.
Fujitsu räknar med en kommersiell start under första halvåret nästa år för en process på 55 nm.
