JavaScript is currently disabled.Please enable it for a better experience of Jumi. Två språk hoppas på standard

Genom att donera sina egenhändigt skapade Verilogbaserade konstruktionsspråk till standardiseringsorganet Accellera hoppas såväl Verplex som Co-Design att dessa språk ska bli industristandard. I förlängningen hägrar standardisering av IEEE.
De två språken, Superlog från Co-Design och Open Verification Language från Verplex, fyller delvis olika funktioner. Superlog är, något hårdraget, en utökning av hårdvarubeskrivande språket Verilog på en högre abstraktionsnivå. Den delmängd som nu donerats till Accelera kallas Superlog ESS, Extended Synthesizable Subset, kan göra allt som Verilog klarar, och därtill hantera tillståndsmaskiner och datatyper, samt exekverbara gränssnitt och processer. Det andra språket, OVL från Verplex, är avsett för formell verifiering. Med språkets hjälp kan funktioner i konstruktionselement skrivna i Verilog verifieras med matematiska metoder. Verplex och Co-Design driver standardiseringsfrågan gemensamt, i samarbete med Accellera.


Adam Edström

Prenumerera på Elektroniktidningens nyhetsbrev eller på vårt magasin.


MER LÄSNING:
 
KOMMENTARER
Kommentarer via Disqus

Rainer Raitasuo

Rainer
Raitasuo

+46(0)734-171099 rainer@etn.se
(sälj och marknads­föring)
Per Henricsson

Per
Henricsson
+46(0)734-171303 per@etn.se
(redaktion)

Jan Tångring

Jan
Tångring
+46(0)734-171309 jan@etn.se
(redaktion)