About / Advertise
Analogy presenterar världens första simulator för VHDL-AMS.
- Med Verias-HDL slipper man krånglet och kostnaden med vanlig analog-digital samsimulering, säger Doug Lundin på Analogy.
Den nya simulatorn Verias-HDL stöder det nya IEEE-språket VHDL-AMS, en VHDL- variant med analog- och blandsignalstillägg.
Simulatorn är den första beståndsdelen i Analogys simuleringsmiljö The-HDL, som i framtiden även ska klara språken Verilog, Verilog-AMS, VHDL, MAST och Spice med en enda simuleringskärna. I Verias-HDL ingår även en kompilator för VHDL- AMS.
Företaget satsar på öppna gränssnitt, så att användaren inte blir låst till en enda leverantör. Nu återstår att se till att konstruktörerna verkligen anammar det nya språket. Därför erbjuder företaget en utbildningsversion av simulatorn med VHDL-AMS-exempel. Analogy drar även igång en internetsajt för att främja språket, se artikeln på sid 15.
Charlotta Von Schultz
