Xilinx har det senaste året portionerat ut informationen om den nya Ultrascalearkitekturen bit för bit. Nu kommer de resterande detaljerna liksom den kompletta laguppställningen för Kintex och Virtex, de två FPGA-familjer som flyttas till den nya arkitekturen och den nya processnoden på 20 nm. På sikt kommer Virtex också att ta steget till TSMC:s 16 nm process med finFET-transistorer.

Däremot blir Spartan och Artix-familjerna kvar i dagens 28 nm-process. I varje som planera ser ut just nu. Den nya processnoden sänker inte tillverkningskostnaden och därmed finns ingen anledning att flytta dessa mindre FPGA:er. Kintex och Virtex konkurrerar däremot med asicar och assp:er och behöver därför ständigt bli större och vassare.

Den nya Ultrascalearkitekturen har hämtat en del funktioner från asicvärlden. Det gäller bland annat klockdistributionen som är mer ascilik med olika klockor i olika områden. Uppdelningen är dessutom finkornigare än tidigare och därmed ska man slippa problem med långa distributionsavstånd som kan ge upphov till förskjutningar (skew).

DSP-blocken har fått bredare multiplikatorer vilket bland annat är bra för vissa typer av felkorrigering. Idag krävs två DSP-block men i Ultrascale kommer det att räcka med ett.

En annan förbättring är att det blir enklare att kaskadkoppla block-RAM eftersom Xilinx petat in lite hård logik för just den funktion i minnesblocken.

Och så stödjer Ultrascale DDR4-minnen, något som ger upp till 40 procent högre datatakt än DDR3 och i bästa fall också 20 procent lägre effektförbrukning.

Den nya Kintexfamiljen med Ultrascalearkitekturen kommer i sex modeller med 355k till 1160k logikceller, 76 Mbit block-RAM och transceivrar som klarar maximalt 16,3 Gbit/s.

Intressant att notera är att Kintex blivit betydligt bättre på signalbehandling genom att antalet DSP-block ökat närmare fem gånger till maximala 5520 stycken. Det omvända gäller för Virtex, som tappat ungefär vart fjärde DSP-block. Det är en fingervisning om att familjen inte längre ska användas för uppgifter med mycket signalbehandling.

Kintex däremot är tänkt för produkter som basstationer i LTE-nät med upp till 8x8 Mimo och lobstyrning, högupplösta bildskärmar enligt standarderna 4K respektive 8K, ultraljudsutrustning med 256 kanaler men även nätverksprodukter för 100 Gbit/s.

Ultrascaleversionen av Virtex siktar in sig på infrastrukturprodukter för kommunikation upp till 400 Gbit/s, emulering av asicar och andra tillämpningar som kräver riktigt stora FPGA:er.

Den största modellen i Virtexfamiljen tar ett rejält kliv från dagens 2 miljoner logikceller upp till 4,4 miljoner. Den här bjässen består av tre FPGA-bitar på en kiselbärare. Antalet förbindelser mellan FPGA-bitarna har ökat från ungefär 10 000 i förra generationen till 20 000, något som behövs för att man ska kunna nyttja större delen av logiken. Xilinx hävdar att man minst kommer upp i 90 procents nyttjandegrad utan att prestanda blir lidande.

Virtexfamiljen har dessutom sex monolitiska medlemmar med 626k upp till 1621k logikceller, det finns upp till 1456 in- och utgångar till användarens förfogande, 48 stycken transceivrar på 16,3 Gbit/s och 89 Mbit blockRAM. Samtidigt har den snabbare varianten av transceivrar vässats från 28 Gbit/s till 32 Gbit/s

För den som inte riktigt vet hur stor konstruktionen kommer att bli kan det vara bra att veta att ett antal kretsar i Kintex och Virtex är benkompatibla. Det är första gången det går att förhållandevis enkelt att byta modell mellan två familjer utan att kretskortet behöver designas om.

De första kunderna har redan fått sina sampel och alla modeller ska komma i produktion under det närmaste året.