Ta hänsyn till den fysiska konstruktionen redan på registernivån.

Det rekommenderar Synopsys som lanserar begreppet fysisk syntes för konstruktion av systemkretsar med miljontals grindar. Liknande tongångar kommer från konkurrenterna Avanti och Cadence.


Syntes och layout måste flätas samman. Det är många leverantörer av asicverktyg ense om. Men det råder delade meningar om hur det ska gå till. En skiljefråga är huruvida man ska utgå från syntesverktyget eller layoutverktyget eller kanske lägga sig någonstans mitt emellan.

Vad är då skälet till att man vill förändra metodiken över huvud taget? Ett viktigt argument är att förbindningarna slukar mer tid än grindarna i avancerade asicar. Traditionella verktyg tar inte hänsyn till detta, och när kiselgeometrin krymper ökar antalet iterationer mellan logisk och fysisk konstruktion. När geometrin kryper under 0,25 μm blir det ohållbart. Om konstruktören däremot tar hänsyn till den fysiska konstruktionen tidigt i konstruktionsarbetet så borde problemen minska. Så resonerar de verktygsleverantörer som erbjuder verktyg för konstruktionsplanering.

Det senaste bidraget i genren kommer från Synopsys, marknadens ledande syntesleverantör. Föga förvånande är syntesverktyget navet i företagets nylansering Chip Architect Design Planner.

- Vi kallar vårt angreppssätt för fysisk syntes. Nyckelelementen är logiksyntes, gemensam timing, ytplanering och placering, säger Bernie Mortell som ansvarar för produktens tekniska marknadsföring.

Just placeringen slår hon ett extra slag för.

- Den är i världsklass och ger kortare ledare och bättre möjligheter till ledningsdragning jämfört med konkurrerande verktyg.

Hon berättar att Synopsys tänker utöka sortimentet inom fysisk syntes de närmaste 18 månaderna. I planerna finns förbättrad logiksyntes och tidig ledningsdragning.

Förutom syntesverktygen, Design Compiler eller Module Compiler, spelar Synopsys statiska timinganalysator Primetime en viktig roll i företagets arbetsgång. För att kunna bestämma placering och ledningsdragning måste man ju ha en uppskattning av hur timingen kommer att bli.



Tre nivåer


Chip Architect kan användas på tre nivåer: arkitekturnivå, registernivå och grindnivå. Man börjar på arkitekturnivån, som Synopsys kallar black box level. Registerkoden är ännu inte skriven, och vissa delar av konstruktionen kan vara odefinierade medan andra är makron. Konstruktören gör ytplanering (floor plan) och timing budgetering, vilket innebär att man fördelar hur stor del av den tillgängliga tiden som får förbrukas i olika delar av konstruktionen.

På registernivån kör man en snabb preliminärsyntes, förbättrar placeringen och får en uppskattning av timing och yta, med en noggrannhet på runt 75 procent. Dessutom genereras information om exempelvis timing, som kan driva syntesverktyget.

På grindnivån använder man Chip Architect för att åtgärda timingproblem, förfina placeringen ytterligare och göra global ledningsdragning. Nu genereras en giltig placering som kan utnyttjas när fullfjädrade layoutverktyg tar över. Synopsys har provkört med layouthjälpmedel från Cadence och Avanti.

Synopsys kan dock räkna med konkurrens, främst från just Avanti och Cadence, men även från ett antal mindre företag som erbjuder nischlösningar.



Ytplanering på registernivå


Avantis erbjudande heter PlanetRTL och klarar precis som Chip Architect hierarkisk ytplanering på registernivå. Konstruktören kan alltså tidigt utvärdera yta och hastighet samt generera styrinformation till syntesverktyget. En skillnad är de täta kopplingarna till Avantis hjälpmedel för placering och ledningsdragning. De båda verktygstyperna delar exempelvis databas och statisk timinganalysator. Däremot finns inte lika starka band till något syntesverktyg som i Synopsys flöde.

Rivalen Cadence har pratat om konstruktionsplanering i flera år. Företaget introducerade redan 1995 Siliconquest, ett hjälpmedel som presenterades som en ytplanerare på registernivå. När Cadence ett år senare köpte HLDS var tanken HLDSs produkter för konstruktionsplanering skulle förenas med Cadence algoritmer för placering, ledningsdragning och timinganalys.

De två första frukterna av sammanslagningen finns på marknaden. De heter Logical Design Planner och Physical Design Planner och arbetar på grindnivå. Siliconquest har däremot utgått ur Cadence sortiment, och i dagsläget erbjuder företaget därmed ingen produkt för konstruktionsplanering på registernivå. Ett sådant verktyg vid namn Top-Down Design Planner har dock utlovats trots att Cadence i dagsläget inte vill avslöja när produkten kommer att nå marknaden. Peter Sandberg på Cadence Stockholmskontor lovar dock att företaget ska ge besked om sin ytplaneringsstrategi i nästa vecka.

På senare år har även ett antal mindre företag presenterat intressanta lösningar på hur logisk och fysisk konstruktion kan knytas samman. Ett exempel är Iota Technology som erbjuder tidig analys av effektförbrukning med verktyget Realpower. Ett annat är Tera Systems, en verktygsleverantör som erbjuder konstruktionsplanering på registernivå. Även Aristo lär utveckla ett verktyg i genren.

Charlotta von Schultz

www.avanticorp.com

www.terasystems.com

www.iotatech.com