About / Advertise
Superlogsimulator får funktioner för verifiering
Att skriva så kallade testbänkar (testbenches) för en asickonstruktion kan ofta ta lika mycket tid som att göra själva konstruktionen. Verktygstillverkaren Co-Design säger sig nu kunna skapa testbänkar automatiskt.
Att skriva så kallade testbänkar (testbenches) för en asickonstruktion kan ofta ta lika mycket tid som att göra själva konstruktionen. Verktygstillverkaren Co-Design säger sig nu kunna skapa testbänkar automatiskt.
Snabb verifiering står högt på varje konstruktörs önskelista. Och trots allt snabbare simulatorer och framstegen för formell verifiering så tar det alltjämt i många fall mycket tid att skriva testbänkarna, alltså de in- och utdata som är basen för simuleringen.
På Co-Design, företaget som ligger bakom konstruktionsspråket Superlog och den tillhörande simulatorn Systemsim, har man nu försökt göra något åt detta genom en ny algoritm kallad Universal, en hårt dragen akronym av Unified Verification Simulation Algorithm. Man hävdar att metoden minskar verifieringstiden till 10-25 procent jämfört med tidigare versioner.
I korthet går metodiken ut på att testerna, konstruktionen skriven i Verilog eller Superlog, samt programvaran skriven i C kompileras tillsammans. Alla händelser schemaläggs av en och samma simuleringskärna. Bara genom att undvika programgränssnittet (PLI) snabbas proceduren upp åtminstone fyra gånger, hävdar Co-Design.
Anrop direkt från C
Till simulatorn har Co-Design samtidigt lagt till funktioner som gör att kod skriven i Verilog direkt kan anropas från funktioner skrivna i C. Poängen är att man därmed kan få in timing och parallellism i C, vilket språket inte hanterar i sig självt. Det omvända, att köra C-instruktioner på komponenter i Verilog, har varit möjligt sedan tidigare.
Stöd för VHDL finns dock inte. Superlog är i praktiken en utökning av Verilog, och automatisk översättning mellan VHDL och Verilog har hittills inte visat sig vara någon praktisk väg att gå. På Co-Design utesluter man dock inte att någon form av VHDL-stöd ska komma i framtiden.
På Co-Design, företaget som ligger bakom konstruktionsspråket Superlog och den tillhörande simulatorn Systemsim, har man nu försökt göra något åt detta genom en ny algoritm kallad Universal, en hårt dragen akronym av Unified Verification Simulation Algorithm. Man hävdar att metoden minskar verifieringstiden till 10-25 procent jämfört med tidigare versioner.
I korthet går metodiken ut på att testerna, konstruktionen skriven i Verilog eller Superlog, samt programvaran skriven i C kompileras tillsammans. Alla händelser schemaläggs av en och samma simuleringskärna. Bara genom att undvika programgränssnittet (PLI) snabbas proceduren upp åtminstone fyra gånger, hävdar Co-Design.
Anrop direkt från C
Till simulatorn har Co-Design samtidigt lagt till funktioner som gör att kod skriven i Verilog direkt kan anropas från funktioner skrivna i C. Poängen är att man därmed kan få in timing och parallellism i C, vilket språket inte hanterar i sig självt. Det omvända, att köra C-instruktioner på komponenter i Verilog, har varit möjligt sedan tidigare.
Stöd för VHDL finns dock inte. Superlog är i praktiken en utökning av Verilog, och automatisk översättning mellan VHDL och Verilog har hittills inte visat sig vara någon praktisk väg att gå. På Co-Design utesluter man dock inte att någon form av VHDL-stöd ska komma i framtiden.
Adam Edström
