About / Advertise
Lattice lanserar två kretsfamiljer efter köpet från Agere
En rad FPGA-kretsar med goda möjligheter till snabb kommunikation, tät koppling mot processorer och rejäla möjligheter att bygga in hårda IP-block. Det är Lattices bidrag till FPGA-marknaden.
I januari betalade Lattice drygt 2,5 miljarder kronor för Ageres FPGA-teknik. Nu lanseras de första före detta Agerekretsarna i Lattice namn - tre familjer med kommunikation som främsta kännetecken och en rad integrerade hårda IP-block som riktar kretsarna mot specifika tillämpningar.En rad FPGA-kretsar med goda möjligheter till snabb kommunikation, tät koppling mot processorer och rejäla möjligheter att bygga in hårda IP-block. Det är Lattices bidrag till FPGA-marknaden.
Mest kommunikationsmöjligheter finns i FPSC-familjen (field programmable system chips). Den består av fyra kretsar, var och en med 4 eller 8 kanaler för seriell kommunikation upp till 3,125 Gbit/s och inbyggda funktioner för serialisering och deserialisering av data, så kallad Serdes. En av kretsarna har också inbyggt gränssnitt för 10 Gbit Ethernet.
Intressant att notera är att Lattice säger sig ha marknadens effektsnålaste Serdeslösning med en förbrukning på 220 mW per kanal.
Mer generiska är FPGA-familjen Orca Series 4, som i princip är en vidareutveckling av Ageres kretsar med samma namn. Största nyheten här är möjligheterna till tät processorkoppling. Inbyggt stöd finns för en rad 8, 16 och 32-bitsprocessorer, liksom Ambabussen från Arm. Dessutom finns en rad gränssnitt för seriell och differentiell kommunikation, samt flera specifika minnesgränssnitt, bland annat för DRAM med dubbel datahastighet (DDR) vilket kräver dedicerade skiftregister.
Arkitekturen är precis som tidigare synnerligen finkornig, vilket gör att kiselytan kan utnyttjas väl. Storleken är dock inte det mest imponerande draget - kretsarna rymmer mellan 515 000 och 1,1 miljoner grindar räknat på Xilinxvis. Logiken matchas av distribuerat minne i flera former - varje logikblock har 32 x 4 bitars dubbelportsminne och dessutom 8 till 16 block-RAM om 512 x 18 bitar som kan konfigureras som ROM, Fifo eller CAM.
Till kretsarna hör också utvecklingsverktyg, med det sedvanliga stödet för VHDL, Verilog och Edif, och kretsspecifik optimering och layout. För FPSC-kretsarna finns ett konfigureringsverktyg med vars hjälp det går att välja och integrera de hårda IP-block man behöver. I verktygen ingår också
en parameterstyrd makrocellsgenerator, som underlättar infogandet av exempelvis minnen, ALU:er och multiplikatorer. Dessutom ingår statisk timinganalys. Därtill går förstås också att använda gängse syntes- och simuleringsverktyg från exempelvis Synplicity och Mentor Graphics.
Adam Edström
