About / Advertise
Det nystartade amerikanska asicföretaget Telairity tar ett nytt grepp för att snabbt utveckla avancerade kretsar utan att offra prestanda och yta.
Skippa syntes och eviga iterationer för att klara timing och signalintegritet, och pussla istället ihop konstruktionen med färdiga förverifierade byggblock. Det rekommenderar asicleverantören Telairity som nyligen lanserat en konstruktionsmiljö för ändamålet. Kärnan är ett omfattande bibliotek av IP-block. Men det rör sig inte om stora block som processorer. Istället erbjuder Telairity "grupper" på omkring 1 000 logiska grindar, grupper som är färdiglayoutade och verifierade. 75 procent av grupperna är generiska, 25 procent är specifika för en viss marknad. Företaget hävdar att man kan utveckla vilken digital konstruktion som helst utifrån dessa byggstenar. Förbindningen mellan grupperna görs i de två översta metallagren, de underliggande är låsta av grupperna.
Företaget har tagit fram ett grafiskt verktyg för att pussla ihop grupper, göra ytplanering och estimeringar. Till allt övrigt används vanliga asicverktyg.
För att visa att koncepten fungerar har Telairity tagit fram ett testchips på 400 000 grindar utifrån 50 unika grupper. Det ska bara ha tagit en dag att gå från ytplanering till tillverkningsunderlag i GDSII. Nu utvecklar man ett andra testchips, en DSP-konstruktion i en 0,18 μm-process. Den ska klockas i mer än 400 MHz och rymma fler än 50 000 grindar/mm2.
Charlotta von Schultz
