Felsimulatorn är ett bra verktyg när man skall ta fram testvektorer till kretsar med hårda krav på tid, yta eller effekt. Företagen Veda och Ikos presenterade nyligen varsin felsimulator för VHDL.

- Felsimulatorer behövs inte längre. Se till att använda verktyg som automatiskt stoppar in scankedjor istället.

Sådana påståenden hör man ibland från scanteknikens främsta förespråkare. Men de står inte oemotsagda. Marknaden för felsimulatorer ökar med fem procent per år, enligt analytiker på Dataquest.

Orsaken är att automatiskt införande av scankedjor försämrar kretsarnas prestanda. Minst fem procent av kiselytan går åt, tidskritiska vägar blir längre och effektförbrukningen ökar. Dessutom förbjuder scantekniken asynkrona konstruktioner och grindade klockor, något man ibland tar till för att klara hårda tidskrav eller snåla med effekt.

I var femte asic är det därför ohållbart att använda scankedjor fullt ut. För kretsar med tuffa krav på tid, yta eller effekt är felsimulatorer då ett mer tilltalande alternativ.

stanna i vhdl-världen

Veda och Ikos är två företag som lanserat varsitt VHDL-verktyg i genren. Vedas bidrag heter Verdictfault medan Ikos har döpt sitt hjälpmedel till Voyager FS.

Båda företagen hävdar att man kan stanna kvar i VHDL-världen ända från beteendenivå tills kretsen släpps för tillverkning. Det är en stor fördel gentemot traditionella felsimulatorer, som inte varit baserade på VHDL. Tidigare har VHDL-konstruktören varit tvungen att konvertera sin nätlista till ett nytt format eller språk för att kunna felsimulera sin konstruktion. Och risken är då stor att man introducerar nya fel.

En annan finess är att verktygen förutom nätlistan nu även hanterar den VHDL- testbänk konstruktören skapat för funktionell simulering på register- och beteendenivå.

Stöder Vital-standarden

Veda framhåller att deras verktyg är den enda felsimulatorn som stöder Vitalstandarden för VHDL-bibliotek. Därför kan verktyget även användas för så kallad sign-off, den sista simulering innan kretsen godkänns för tillverkning.

Felsimuleringar med Vital blir ofta långsamma. Veda menar dock att man använder nya algoritmer som ökar hastigheten.

Förutom de vanliga felen låsning till 1 respektive 0 - stuck at 1, stuck at 0 - modellerar Veda även andra fel som kan förekomma i en CMOS-krets, exempelvis öppen låsning - stuck open - och överbryggning - bridging. Företaget hävdar att om man enbart tar hänsyn till låsning till 1 och 0 så kan mer än en tredjedel av CMOS-felen passera obemärkta trots att testmönstren ger 100 procents feltäckningsgrad.

Ikos främsta käpphäst är hastigheten. Voyager FS stöder inte Vital, men det ser Gunder Walldén på Ikos svenska representant Cyncrona närmast som en fördel. Han menar att Vitalsimuleringar blir långsamma jämfört med dedicerade asicbibliotek. Och Voyager FS stöder fler än 100 sådana bibliotek, så konstruktören kan även här stanna kvar i VHDL-världen vid sign-off-simulering.

Verktyget stöder samma bibliotek och minnesmodeller som företagets logiksimulatorer Voyager CSX och Gemini CSX. De feltyper som hanteras är enbart låsning till 1 respektive 0.

Charlotta von Schultz

I Sverige säljs Veda av Lagercrantz Kontest, 08-626 06 20. Ikos säljs av Cyncrona EDA, 08-703 50 80

Felsimulatorer även för Verilog

Det finns felsimulatorer även för Veriloganvändare. Veda skall framöver marknadsföra Pendulum Designs felsimulator med namnet vfs. Konstruktören kan använda samma språk, bibliotek samt testbänk under hela konstruktionsarbetet.

Inte heller Ikos vill lämna Veriloganvändarna i sticket. Företagets Verilogbaserade logiksimulator Gemini har ett utformat för stimuli som Voyager FS kan använda. Men Verilogkunderna får än så länge nöja sig med felsimulering med testvektorer.

Provkör testmönster

En felsimulator ger svar på hur många potentiella fel en krets har, och hur många av dem som testmönstret upptäcker.

Varje krets innehåller ett visst antal noder. Och i varje nod kan ett fel uppstå om något går snett vid tillverkningen. För att hitta felen redan på fabriken behövs ett testmönster som läggs på kretsens ingångar. Om man inte får det utresultat man förväntar sig kasseras kretsen.

Testerna utförs alltså av asictillverkaren, men det är konstruktören som tar fram testmönstret. Ett vanligt mål är att 95 procent av alla tänkbara fel skall hittas. Felsimulatorn analyserar nätlistan samt det tänkta testmönstret. Konstruktören får sedan veta hur många potentiella fel kretsen har och hur många av dessa fel som skulle upptäckas av testmönstren.

För att generera dessa mönster utgår man ofta från det stimuli man tagit fram på beteende- eller registernivå för att verifiera konstruktionen funktionellt. Men eftersom feltäckningen oftast blir för låg får man komplettera med vektorer från ett verktyg för automatisk testvektorgenerering (ATPG - Automatic Test Pattern Generation), slumpmässiga mönster eller handgenererade vektorer.