Ett steg mot 5 nm
Forskningsinstitutet Imec har tillsammans med EDA-företaget Cadence färdigställt en design för en framtida CMOS-process på 5 nm.För litografin har man utgått från en kombination av extremt ultraviolett ljus, EUV, och ljus på 193 nm, så kallad immersion med Self-Aligned Quadruple Patterning (SAQP). Därmed har det gått att minska avstånden mellan kopparledarna från 32 nm till 24 nm.
Även om man gjort tape-out på konstruktionen – som är en processor – så handlar det mer om att testa stegen i processen, framförallt litografin, ingen produktion av testkretsar är aktuell.