About / Advertise
Infineon och IBM arbetar intensivt med att utveckla DRAM med helt ny vertikal transistorstruktur. En skalbar DRAM-cell lämplig för inbyggnad är det som hägrar.
- Dagens DRAM-celler tar alldeles för stor plats för att de skall vara intressanta att integrera i någon större omfattning på systemkretsar, säger Dr. Wilhelm Beinvogl, ansvarig för minnesutvecklingen på Infineon.
En normal DRAM-cell är idag åtta gånger större än den minsta yta man kan åstadkomma med litografi. Kruxet är dock att cellen inte är skalbar med processen. Infineons och IBMs första minnesmatris i 0,175 μm, som nyligen visades upp, består av minnesceller som i dagsläget visserligen är i samma storlek som de traditionella, men de är skalbara.
- Vårt mål är att minska cellytan med 25 procent inom ramen för detta samarbetsprojekt, som pågår till år 2002. Därefter får vi se om ytterligare skalning är möjlig.
Hittills har man tagit fram labbprover i 0,13 μm. Samtidigt pekar företagens tekniska tidsplan på att ingenjörsprover skall dyka upp i 0,13 μm mot slutet av året eller i början på nästa år, medan 0,11 μm-processer kommer året därpå.
Vad som händer därefter är ännu inte klart. Men förmodligen går det att använda strukturen mycket längre ner i processdimensioner.
- Det jag kan säga är att vi ännu inte identifierat en enda fundamental orsak till att vi inte kan nå ner till 0,07 μm, säger Wilhelm Beinvogl.
En styrka med arkitekturen är att den både kan användas i logik- och DRAM- processer, liksom både för diskreta och inbyggda minnen. Infineon kommer först och främst att ta fram diskreta minnen i den nya cellstrukturen.
- Vårt mål är att introducera diskreta minnen på 1 Gbit med vertikala minnesceller inom två till tre år.
IBM kommer däremot enbart att ta fram minnen för inbyggnad, vilket självklart också är en drivkraft för Infineon på sikt.
Ett tydligt bevis för det är ett samarbete som Infineon och IBM ingick med det taiwanesiska foundriet UMC i början på året. De tre företagen skall tillsammans utveckla en CMOS-process med kopparledningar som kan kombinera ren logik, blandsignalsstrukturer samt inbyggda minnen på samma chips. Målet är att en 0,10 μm-process skall stå klar till år 2003.
AW
